Главная > Разное > Теория и применение цифровой обработки сигналов
<< Предыдущий параграф
Следующий параграф >>
<< Предыдущий параграф Следующий параграф >>
Макеты страниц

11.10. Быстродействующий цифровой процессор (FDP) Линкольновской лаборатории

Причиной создания FDP послужили исследования в области сжатия речевых сигналов, проводившиеся в Линкольновской лаборатории. К этому времени стало ясно, что перед созданием реальной системы с вокодером (см. гл. 12) весьма полезно промоделировать работу систему на ЦВМ. Основным недостатком машинного моделирования была невозможность проведения обработки в реальном времени. Мнение человека, воспринимающего информацию при прослушивании речи или при наблюдении за индикаторами радио- или гидролокатора, во многом зависит от условий получения этой информации. Если система не была испытана в реальных условиях, нельзя получить оценку качества ее работы, которую оператор мог бы дать, опираясь на свою интуицию.

Предполагалось, что при использовании идеи сверхоперативной памяти и быстродействующих микросхем эмиттерно-связанной логики можно достичь примерно десятикратного увеличения быстродействия. Однако для моделирования системы обработки речи в реальном времени требовалось повышение быстродействия еще на порядок (цифры относятся к использовавшейся в то время мини-ЭВМ типа Univac 1219). Это означало, что необходимо было использовать все возможности увеличения быстродействия:

1)  распараллеливание арифметики;

2)  распараллеливание обращения к памяти;

3)  перекрытие операций с числами и подготовка к исполнению команд;

4)  использование многоцелевых команд;

5)  параллельное управление адресацией, памятью и вычислениями;

6)  умножение в отдельном функциональном блоке.

Полная структурная схема FDP изображена на фиг. 11.7. Следует отметить некоторые ее особенности:

1.  Наличие двух ЗУ с независимой адресацией, выполненных на интегральных схемах. Цикл памяти составляет 150 нс, а объемно 4096 слов (регистров). Роль основной памяти играет оперативная память мини-ЦВМ Univac 1219.

2.  Наличие четырех АУ с независимым управлением, каждое из которых содержит сумматор, умножитель в виде независимого функционального блока и три программируемых регистра.

3.  ЗУ для хранения программ (объемом 512 слов) способно выдавать 36-разрядные команды через интервалы 150 нс.

4. Пятое арифметическое устройство (с меньшими возможностями) ИАУ (индексное АУ) предназначено для обслуживания индексных регистров. Связь между ним и четырьмя большими АУ обеспечивается через ЗУ данных  и , а также через регистр .

Адресация осуществляется согласно фиг. 11.8. Команды с обращением к ЗУ  и  должны исходить из ЗУ  (левого), а команды с обращением к — из ЗУ  (правого). Четыре разряда левого регистра команд  используются для адресации в ЗУ , из которого извлекаются базовые адреса для ЗУ  и . Эти базовые адреса уточняются с помощью индексных ЗУ  и  соответственно.

Фиг. 11.7. Общая блок-схема процессора  (длина слов показана вдоль горизонтального размера ЗУ, а число слов — вдоль вертикального размера ЗУ).

Фиг. 11.8. Адресация в процессоре FDP.

При обращении к ЗУ  адрес образуется с помощью восьмиразрядного адреса , хранящегося в индексном регистре . Для некоторых команд перехода к адресу  добавляется содержимое регистра . Хотя чтение из всех трех индексных ЗУ может выполняться независимо, при записи в ЗУ адреса обращения к ним должны быть одинаковыми. Таким образом, с точки зрения программиста в FDP имеется одно индексное запоминающее устройство , к которому с целью модификации адресов  в  можно обращаться с помощью трех адресов, содержащихся в двойной команде.

 

<< Предыдущий параграф Следующий параграф >>
Оглавление