3. ЭЛЕМЕНТНАЯ БАЗА ЦИФРОАНАЛОГОВЫХ САУ

Для построения цифроаналоговых САУ применяются унифицированные аналоговые и цифровые элементы, представляющие собой типовые функциональные узлы-ячейки, собранные, как правило, на одной плате и снабженные штепсельным разъемом для соединения со схемой САУ. Аналоговые и цифровые элементы строятся с применением линейно-импульсных и логических интегральных микросхем малой и средней степени интеграции.

В настоящее время в нашей стране разработаны серия аналоговых элементов и серия цифровых элементов — Конструктивно элементы обеих серий выполнены на двусторонних печатных платах размером 100 X 160 мм, к передней части которых крепятся лицевые панели с подстроечными потенциометрами, светодиодами сигнализации, контрольными гнездами и др.

Аналоговые элементы серии рассчитаны на выходной сигнал при токе до 5 мА. Питание аналоговых элементов осуществляется децентрализованно от стабилизированных источников напряжения ±15 В.

Номенклатура серии аналоговых элементов состоит из следующих групп: усилители, унифицированные регуляторы, датчики регулируемых величин, задатчики регулируемых параметров, гальванические разделители, компараторы,

элементы защиты и коммутации, стабилизаторы напряжения.

Ячейка операционных усилителей содержит микросхемы трех усилителей постоянного тока с набором резисторов и конденсаторов для входных цепей и цепей обратных связей, а также схемы регулируемого ограничения выходного сигнала и неинвертирующего усилителя мощности, три бесконтактных реле и вспомогательные элементы. Операционные усилители имеют многоцелевое назначение и могут применяться в цифроаналоговых САУ в контурах регулирования в качестве инверторов, сумматоров, аналоговых интеграторов и др.

В группу унифицированных регуляторов входят ячейки регуляторов двух видов. Ячейка регулятора первого вида (рис. 3) состоит из набора операционных усилителей с входными цепями и цепями обратных связей и предназначена

Рис. 3. Схема регулятора первого вида

для реализации схем пропорционального П- или пропорционально-интегрального ПИ-регулятора передаточной функцией вида

Усилитель в масштабном режиме является сумматором входных сигналов. Входные цепи построены по схеме Т-образных -фильтров для подавления высокочастотных помех по входам. Потенциометр служит для установки коэффициента усиления регулятора Усилитель в или П-режиме по неинвертирующему входу является собственно регулятором. В режиме ПИ-регулятора потенциометр служит для установки постоянной времени . В режиме -регулятора конденсатор в цепи обратной связи заменяется резистором

Регулируемое ограничение выходного сигнала регулятора построено на двух операционных усилителях с высоким коэффициентом усиления, образующими цепь задержанной отрицательной обратной связи усилителя Регулировка напряжения уставки ограничения осуществляется потенциометрами либо внешним парафазным сигналом, поступающим на клеммы разъема . В такой схеме обеспечивается широкий диапазон регулирования величины ограничения при высокой его жесткости. Для отключения регулятора предусмотрены бесконтактные реле Усилитель в масштабном режиме может быть использован для вспомогательных целей.

В ячейке предусмотрены регулировки коэффициента усиления регулятора в диапазоне постоянной времени Т — в диапазоне уровня ограничения выходного сигнала — в диапазоне 0,05...10 В.

Ячейка регулятора второго вида содержит набор операционных усилителей с входными цепями и цепями обратной связи, предназначенных для реализации схемы ПИ-регулятора с подчиненным П-регулятором, с входным суммирующим усилителем и регулируемым ограничением уровня производной выходного сигнала ПИ-регулятора. Этот же

набор операционных усилителей позволяет построить схему электронной аналоговой модели двигателя постоянного тока и некоторых других объектов. В ячейке предусмотрена регулировка коэффициента усиления регулятора в диапазоне 0,25...20, постоянной времени — в диапазоне 3...200 мс, уровня ограничения производной выходного сигнала ПИ-регулятора в диапазоне 1,5...10 В.

В группу датчиков входят ячейки датчиков низковольтных сигналов, напряжения, модуля сигнала и частоты вращения. В тех случаях, когда к датчикам аналоговых сигналов цифроаналоговых САУ наряду с высокой точностью предъявляется требование гальванического отделения их цепей от линий связи, применяются датчики низковольтных сигналов и напряжения.

Датчик низковольтных сигналов (рис. 4) предназначен для формирования и ввода в систему управления напряжения, пропорционального значению низковольтного сигнала в различных цепях, с гальванической развязкой от последних. Датчик построен по принципу модуляции — трансформирования — усиления — демодуляции. Входной сигнал поступает на двухполупериодный модулятор, выполненный на интегральных прерывателях компенсированными ключами. С выхода модулятора переменное напряжение прямоугольной формы, амплитуда которого пропорциональна амплитуде входного сигнала, а частота определена генератором коммутирующего сигнала через гальванический разделитель, которым является трансформатор поступает на вход видеоусилителя Усиленное переменное напряжение через конденсатор поступает на двухполупериодный демодулятор, выполненный на двух транзисторах интегральной матрицы . С выходов демодулятора импульсы взаимно противоположных полярностей, сдвинутые на полпериода коммутирующего напряжения, поступают на инвертирующий и неинвертирующий входы выходного усилителя который суммирует их, усиливает полученное постоянное напряжение до требуемой

Рис. 4. (см. скан) Схема датчика низковольтных сигналов

величины и обеспечивает фильтрацию переменной составляющей частоты коммутирующего сигнала. Управление модулятором и демодулятором осуществляется генератором коммутирующего сигнала, построенным на двух транзисторах интегральной матрицы и трансформаторе 77, вырабатывающем переменное напряжение прямоугольной формы с частотой 30...40 кГц.

Датчик предназначен для гальванического разделения цепей с потенциалом не более 1000 В и обеспечивает чувствительность не хуже 0,2 мкВ, приведенную погрешность — не более 1%, полосу пропускания — 0...2 кГц. В ячейке датчика предусмотрена регулировка коэффициента передачи в диапазоне

Датчик напряжения предназначен для формирования и ввода в систему управления аналогового сигнала, пропорционального напряжению в различных цепях, с гальванической развязкой от последних. Датчик рассчитан на работу в цепях с напряжением до 1000 В отделителей напряжения, снижающих уровень преобразуемого напряжения до 10 В. Датчик напряжения построен аналогично датчику низковольтных сигналов, но в нем отсутствует видеоусилитель, т. е. сигнал проходит по тракту: модулятор — разделительный трансформатор — демодулятор — выходной усилитель. Датчик обеспечивает приведенную погрешность не хуже 1%, полосу пропускания — 0...1,3 кГц. В ячейке датчика предусмотрена регулировка коэффициента передачи в диапазоне 0,6... 1.

Датчик модуля сигнала предназначен для преобразования знакопеременного входного сигнала постоянного тока в равный ему по модулю выходной сигнал определенной полярности. Ячейка также может использоваться в режиме сравнения двух однополярных сигналов с выделением большего по модулю. Принцип работы датчика выделения модуля заключается в том, что входной сигнал одной полярности не инвертируется за счет передачи двумя последовательно включенными инвертирующими операционными усилителями

с общим коэффициентом передачи, равным 1, а сигнал другой полярности инвертируется за счет передачи его одним усилителем с коэффициентом передачи, равным 1 (первый усилитель при этом отключается действием нелинейной обратной связи). Датчик обеспечивает приведенную погрешность преобразования не хуже 1 % при полосе пропускания 0...5 кГц.

Датчик частоты вращения предназначен для формирования величины и полярности сигнала при использовании тахогенератора переменного тока. Датчик обеспечивает нормальную работу при изменении скорости в диапазоне 1 : 400 при погрешности не хуже 1 %.

В группу задатчиков регулируемых параметров входят ячейки сельсинного и ступенчатого задатчиков, а также ячейка задатчика интенсивности.

Ячейка сельсинного задатчика применяется с сельсинным командоаппаратом и предназначена для фазочувствительного выпрямления выходного напряжения последнего с гальванической развязкой от линии связи. Ячейка обеспечивает возможность регулировки масштаба сигнала задания. Она имеет логическую схему, позволяющую осуществлять блокировки с контактными и бесконтактными путевыми выключателями с гальванической развязкой от их линий связи.

Ячейка ступенчатого задатчика предназначена для ввода в САУ реверсивных сигналов задания, изменяющихся дискретно в функции положения коммутирующего устройства. Задатчик обеспечивает три ступени задания напряжения, раздельную регулировку их значения в диапазоне 0,01...10 В, гальваническое разделение от линий связи коммутирующего устройства, ввод блокировок от путевых выключателей.

Задатчик интенсивности предназначен для преобразования ступенчатых входных сигналов в линейно зависимое от времени напряжение для ввода в САУ. Задатчик интенсивности выполнен по схеме: релейный элемент с ограничением

выходного сигнала — интегратор, охваченный общей отрицательной обратной связью. Ячейка задатчика интенсивности обеспечивает регулировку времени развертки в диапазоне 0,5... 120 с.

В группу гальванических разделителей входят разделители входных и выходных цепей. Гальванический разделитель входных цепей построен по типу датчика напряжения и отличается от него тем, что штепсельный разъем и изоляция трансформаторов рассчитаны на работу в диапазоне напряжений до 15 В. Гальванический разделитель выходных цепей предназначен для вывода сигналов САУ на регистрирующие приборы, исполнительные реле, элементы сигнализации и в другие САУ. В связи с этим он рассчитан на повышенную мощность выходного сигнала (20 В, 10 мА) при напряжении разделяемых цепей до 100 В. Разделитель выходных цепей построен по следующей схеме: входной усилитель — усилитель мощности — модулятор — разделительный трансформатор — демодулятор — фильтр. Управление модулятором и демодулятором осуществляется генератором коммутирующего напряжения, аналогичным примененному в датчике низковольтных сигналов. Приведенная погрешность преобразования обоих гальванических разделителей не хуже 1%.

Компаратор предназначен для сравнения постоянных однополярных и двухполярных напряжений предварительно установленным эталоном либо с изменяющимся во времени напряжением. Выходными напряжениями ячейки компаратора являются логические сигналы «1» (прямой выход) и «0» (инверсный выход). Для производства оперативных переключений в схемах в функции от контролируемых напряжений в ячейку встроены бесконтактные реле. Ячейка состоит из трех компараторов, построенных на операционных усилителях с положительной обратной связью, и узла логики. С помощью ячейки обеспечивается работа в двух режимах: 1) три независимых компаратора на один двухполярный или однополярный сигнал с прямым и инверсным

выходами каждый; 2) один трехвходовый компаратор двухполярных или однополярных сигналов с прямым и инверсным выходами. Входы в этом режиме собраны по схеме ИЛИ.

В обоих режимах на входы компараторов могут подключаться бесконтактные реле и цепь задержки, обеспечивающая получение выходных сигналов с задержкой 3...7 мс. Компараторы обладают чувствительностью не хуже 50 мВ и предназначены для контроля напряжений в диапазоне 0,1...10 В.

К элементам коммутации относится ячейка бесконтактных реле, которая предназначена для коммутации цепей в схемах с аналоговыми и дискретными сигналами. Ячейка состоит из 12 бесконтактных ключей со схемами управления. Пять бесконтактных ключей замыкаются при появлении на входах схем управления сигнала логической «1», четыре — при появлении на входах сигнала логического «0» и три — в зависимости от установки тех или иных перемычек внутри ячейки при появлении на входах логической «1» могут замыкаться или размыкаться.

Питание аналоговых элементов осуществляется децентрализованно от местных стабилизаторов напряжения, установленных в каждом блоке с аналоговыми элементами. Такая система принята для повышения помехоустойчивости САУ за счет развязки блоков по цепям питания, а также с целью дробления мощности стабилизаторов напряжения.

Ячейка двухполярного стабилизатора ±15 В построена на базе микромодуля типа с транзисторными усилителями мощности на выходах. С помощью ячейки обеспечивается получение токов нагрузки по каждому каналу до 0,8 А при нестабильности выходного напряжения не хуже 0,05%. Каждый канал снабжен схемой защиты от короткого замыкания на выходе.

Цифровые элементы серии УБСР-ДИ [24] построены на интегральных схемах серии К155 и имеют следующие уровни дискретных сигналов: 0...0.4 В — логический «0», 2,4...4,5 В

— логическая «1». Параметры сигналов цифроаналоговых преобразователей предназначенных для связи цифровых частей САУ с аналоговыми, унифицированы и согласованы с параметрами сигналов аналоговых элементов Питание цифровых элементов осуществляется от стабилизированных источников напряжением 5 В, питание цифроаналоговых преобразователей — от стабилизированных источников ±15 В.

Номенклатура серии цифровых элементов состоит из следующих групп: функциональные элементы (счетчики, сумматоры, регистры, арифметические устройства и др.), универсальные логические элементы, генераторы, элементы согласования, элементы ввода и вывода (шифраторы, индикаторы и др.), стабилизаторы напряжения, цифроанало-говые преобразователи.

В ячейках серии УБСР-ДИ применены микросхемы малой степени интеграции, эквивалентные 10...90 дискретным радиокомпонентам (триоды, диоды и др.). В настоящее время промышленность освоила производство микросхем средней степени интеграции, имеющих на порядок больше радиокомпонентов. При использовании этих микросхем существенно снижаются габариты устройств, увеличивается их надежность и др. Основные типы микросхем средней степени интеграции следующие: — четыре -триггера с прямыми и инверсными выходами; и К155ИЕ7 - двоично-десятичный и двоичный реверсивные четырехразрядные счетчики с возможностью предварительной записи кодов; — управляемый двоичным кодом делитель частоты; — восьмиразрядный сдвиговый регистр; — четырехразрядный полный сумматор; — четырехразрядное арифметическое логическое устройство, которое выполняет 16 арифметических и 16 логических операций; — преобразователи двоично-десятичного кода соответственно в двоичный и обратно; — селектор четырех каналов на один, на два разряда; — дешифратор на 16 выходов;

высоковольтный дешифратор для управления газоразрядными индикаторами; четыре двухвходовых логических элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и др.

На основе этих микросхем в разработаны дискретные элементы, предназначенные для построения цифроаналоговых и цифровых систем автоматического управления. Приведем краткую характеристику основных дискретных элементов.

Универсальное арифметическое устройство АУ предназначено для суммирования или вычитания восьмиразрядных чисел с учетом их знака в двоичном или двоично-десятичном коде.

Допускается соединение двух ячеек для получения шестнадцатиразрядного Результат операции получается в прямом коде. Кроме кода результата, устройство формирует знак результата, а также признаки переполнения при сложении и равенства чисел при их вычитании. Упрощенная схема показана на рис. 5. Ее основой является микросхема При подаче на ее управляющие входы сигналов «логическая единица» (далее будем писать «1»), а на входы — «логический нуль» (будем писать «0») микросхема выполняет функцию полного четырехразрядного сумматора чисел А и В, поданных на ее информационные входы, а при инверсии этих сигналов код В заменяется на обратный код В. При вычитании двоичных чисел вычитаемое представляется обратным кодом и производится сложение кодов А и В. Если при этом образуется перенос из старшего разряда сумматора, то при этом нужно добавить единицу в младший разряд сумматора (что обычно делается по входу переноса), и результат получается в прямом коде.

Если же перенос из старшего разряда сумматора отсутствует, то это значит, что и результат получается уже в обратном коде.

Рис. 5. (см. скан) Схема АУ

В микросхеме вывод является входом переноса для младшего разряда, а вывод выходом переноса из старшего разряда, причем перенос производится сигналами «0».

При оперировании с двоичными кодами на вход подается сигнал «0». На входы «знак А», «знак В», «знак операции» подаются соответствующие сигналы, причем положительным числам и операции суммирования соответствует «0». На вход подается выход переноса из старшего разряда устройства, т. е. выход данной схемы, если используется только одна ячейка АУ, или выход ячейки, соответствующей старшим восьми разрядам, если используются две такие ячейки. Узел определения знака представляет собой комбинационную схему, на выходе которой формируется сигнал знака результата, а также сигнал, задающий режим работы микросхемы — с прямым или обратным кодом числа В.

Вторая пара микросхем в режиме вычитания при отсутствии переноса из старшего разряда инвертирует код выхода первой пары.

В режиме двоично-десятичного суммирования на вход V подается «1». Рассмотрим кратко правила арифметических операций в двоично-десятичном коде 1—2—4—8.

При сложении таких чисел перенос из младшей тетрады результата в старшую (тетрадой называется четыре двоичных разряда, кодирующих одну десятичную цифру) происходит, если результат суммирования тетрад больше 9, о чем свидетельствуют наличие либо переноса из старшего разряда тетрады (результат больше 15), либо единицы во втором и четвертом разрядах (результат равен 10 или 11), либо единицы в третьем и четвертом разрядах (результат равен 12, 13, 14, 15). Если переноса из данной тетрады нет, то результат окончательный. Если же перенос имеется, то результат необходимо скорректировать, т. е. от суммы отнять 10, что равносильно прибавлению к сумме кода

0110 с отбрасыванием переноса, который может получиться при корректирующем сложении.

В режиме вычитания двоичные разряды вычитаемого заменяются обратными величинами, после чего производится суммирование по правилам двоичной арифметики, т. е. перенос из тетрады в тетраду происходит, если сумма более 15. Далее, если при этом сформировался сигнал переноса из старшей тетрады, то и нужно добавить число 10 (код 1010) к тем тетрадам суммы, из которых не было переноса. Если же переноса из старшей тетрады нет, то и необходимо взять обратный код двоичных цифр суммы и прибавить 1010 к тем тетрадам, откуда был перенос, причем переносы между тетрадами игнорируются.

В схеме описанный алгоритм для каждой тетрады реализуется с помощью схемы ИЛИ — И с прямыми и инверсными выходами, схемы ИСКЛЮЧАЮЩЕЕ ИЛИ и двух схем И.

При построении цифровых и цифроаналоговых САУ ячейка используется как цифровое сравнивающее устройство (рис. 2, б), а также в некоторых случаях в цепях задания для формирования кода эталонной (входной) величины.

Ячейки двоичного и двоично-десятичного реверсивных счетчиков предназначены для подсчета поступивших на их вход числа импульсов с выдачей результата соответственно в двоичном -разрядном коде или двоично-десятичном трехтетрадном коде 1—2—4—8. Основой этих ячеек являются микросхемы Упрощенная схема ячейки изображена на рис. 6. Схема ячейки отличается только соединением цепей защит от переполнения.

Счетные импульсы подаются на входы «+» или «-» в зависимости от направления счета. Входы 4 и 2 соединяются с выходами «0» и «999» соответственно. На входах 1 и 3 должны быть сигналы «0». Если на одном из этих входов «1», то импульсы данного направления счета на счетчики

Рис. 6. (см. скан) Схема двоично-десятичного счетчика

не поступают. Счетные импульсы можно подавать одновременно на входы «+» и «-», а направлением счета управлять сигналами на входах 1 и 3. Счет в направлении «+» происходит до тех пор, пока число, записанное в счетчике, меньше 999. Когда это число становится равным 999, на выходе появляется логическая единица, запрещающая дальнейшее поступление импульсов. Аналогично на выходе появляется сигнал «1», когда число, записанное в счетчик, равно нулю, который запрещает дальнейшее поступление импульсов по входу «-».

Допускается соединение двух ячеек для получения счетчика емкостью Для этого выходы первой ячейки подаются соответственно на входы «+» и «-» второй, а выходы второй соединяются с одноименными выходами первой (выходы выполнены по схеме с открытым коллектором, при этом допускается такое прямое соединение).

В схеме ячейки предусмотрена возможность предварительной установки счетчиков в любое состояние. Код этого состояния подается на входы при подаче сигнала «0» на вход С этот код переписывается в счетчик и появляется на выходах 1...12 независимо от счетных импульсов. При подаче сигнала «1» на вход сброса счетчики переходят в нулевое состояние. Состояние выходов счетчика индицируется светодиодами, установленными на лицевой панели ячейки.

В цифровых и цифроаналоговых САУ счетчики подобных типов широко используются для подсчета числа импульсов за заданное время в преобразователях частота код, в качестве элемента сравнения, интегратора разности частот и т. д.

В ячейке реверсивного счетчика содержится 6 микросхем соединенных по схеме двух реверсивных счетчиков, емкостью 999. Выходы всех разрядов счетчиков выведены на внешний разъем, однако предварительная установка счетчиков не предусмотрена. Эта ячейка используется

в цифровом интеграторе и цифровом широтно-импульсном модуляторе.

Три микросхемы К155ИЕ8 в ячейке управляемого делителя частоты УД-1 могут работать либо в режиме управляемого шестиразрядным кодом делителя частоты на , либо при их последовательном соединении в режиме управляемого 12- или 18-разрядным кодом делителя частоты соответственно на 212 или 218.

Операции 6 кодами в цифровых САУ выполняются проще при использовании двоичных кодов. В то же время ввод уставок и вывод параметров на индикацию проще осуществляется в двоично-десятичном коде. В связи с этим возникает необходимость в преобразователях двоично-десятичного кода в двоичный и обратно. Ячейка выполняет преобразование кодов двух чисел, максимальные значения которых равны 999 и 99, из двоично-десятичных в двоичные. Предусмотрена возможность совместной работы двух таких ячеек для преобразования кода числа с максимальным значением 9999. С помощью ячейки выполняется преобразование двоичного кода числа, максимальное значение которого равно 4095, в двоично-десятичный.

В цифровых и цифроаналоговых САУ часто возникает необходимость в перемножении двух чисел, заданных двоичными кодами, например, при формировании кодов или частот задающих сигналов, при вычислении различного рода составляющих закона регулирования [15] и др. Ячейка является устройством умножения матричного типа. Умножение двоичных чисел, имеющих цифр множимого и множителя, сводится к последовательному сдвигу множимого на разрядов и суммированию полученных чисел, причем, если в разряде множителя стоит нуль, то сдвинутое на разрядов число заменяется нулем. Устройство умножения матричного типа формирует сдвинутые числа множимого и суммирует их с учетом соответствующей цифры множителя. Предусматривается возможность совместной работы нескольких таких ячеек. С помощью

одной ячейки можно перемножать коды чисел при двух ячеек или четырех шести или

Устройство умножения матричного типа является быстродействующим и помехоустойчивым, так как не содержит элементов памяти. Однако в нем много микросхем, поэтому оно громоздко и потребляет большую мощность. Было разработано сдвиговое устройство умножения в котором поочередно выполняются операции сдвига множимого и суммирования полученного числа с ранее сформированной частичной суммой. В ячейке суммирование выполняется с помощью микросхемы сдвиг и запоминание результатов суммирования — с помощью микросхемы Необходимая последовательность работы (запись результата очередного суммирования при наличии единицы в данном разряде множителя, сдвиг, запись и т. д.) обеспечивается с помощью логической схемы и распределителя импульсов, выполненного на микросхеме четырехразрядного счетчика и микросхеме Ячейка выполняет умножение кодов при за время Предусмотрена возможность совместной работы двух таких ячеек для умножения кодов при

Запоминающий регистр предназначен для запоминания четырех четырехразрядных кодов, поступающих на вход При подаче импульсного сигнала на тактирующие входы входная информация появляется на выходе Запоминание информации производится с помощью микросхемы Предусмотрена световая индикация введенных кодов с помощью светодиодов, установленных на лицевой панели ячейки. Запоминающий регистр используется для ввода сигналов задания (например, если одна ЦВМ выдает уставки последовательно нескольким САУ), для запоминания результатов вычислений на время машинного такта (фиксатор), для вывода информации и др.

Ячейка селектора обеспечивает выбор одного из

Рис. 7. (см. скан) Схема ПКН

четырех поданных на ее информационные входы кодов в зависимости от кодовой комбинации на управляющих входах. С помощью одной ячейки происходит селекция шестиразрядного кода. Основой ячейки является микросхема . Эта ячейка используется в цепях задания, когда в зависимости от режима работы объекта на вход его САУ нужно подать заранее зафиксированный код, а также в тех случаях, когда одна САУ обслуживает несколько объектов управления и в нее нужно ввести сигналы с объекта, обслуживаемого в данный момент.

Для согласования цифровой и аналоговой частей САУ применяется ячейка преобразователя код — напряжение (рис. 7), которая предназначена для преобразования числа в двоичном или двоично-десятичном коде в пропорциональное этому числу напряжение постоянного тока. В состав ПКН входят две декодирующие интегральные резисторные матрицы, построенные по принципу восемь двух-позиционных ключей построенных на интегральных полевых коммутаторах и транзисторных матрицах, выходной усилитель с инвертором предназначенные для согласования выходного сопротивления преобразователя с сопротивлением нагрузки, установки требуемого масштаба выходного напряжения и получения двух парафазных выходных сигналов. Кроме того, в преобразователе имеется бесконтактное реле с двумя взаимно инверсными ключами, которое используется в тех случаях, когда требуется изменить полярности выходного сигнала по команде от управляющего сигнала иупр.

Преобразуемый код подается на входы ключей Выходное напряжение снимается либо с выхода усилителя либо с выхода инвертора (противоположной полярности), либо с выхода бесконтактного реле (знакопеременное).

Преобразователь код — напряжение предназначен для работы в двух режимах: преобразование входного кода (восемь разрядов двоичного или две тетрады двоично-десятичного) в пропорциональное напряжение постоянного

тока и умножение входного напряжения, подаваемого вместо на число, заданное в двоичном или двоично-десятичном коде с той же разрядностью.

Для децентрализованного питания описанных выше устройств разработан источник питания, представляющий собой плату размерами мм с шириной лицевой панели 45 мм. Источник обеспечивает ток нагрузки 4 А при выходном напряжении 5 В.

Генераторы тактовых импульсов и схемы синхронизации. Одними из наиболее распространенных узлов частотных цифроаналоговых САУ являются генераторы тактовых импульсов вырабатывающие импульсные последовательности, необходимые для работы узлов задания цифрового корректора, измерителя скорости и других, и схемы синхронизации осуществляющие преобразование произвольно поступающих импульсов в последовательность импульсов тех же частот, но жестко сфазированных относительно импульсов

Чаще применяются следующие два типа . В устройствах, работа которых не определяется высокой стабильностью тактовой частоты, используются представляющие собой релаксационные генераторы с времязадающими -цепями. В узлах задания скорости, формирователях временных интервалов цифровых измерителей скорости и соотношения скоростей используются кварцевые генераторы, позволяющие получать последовательности импульсов высокой точности и стабильности.

Схема вырабатывающего две тактовые последовательности с фазовым сдвигом в показана на рис. 8, а. Он выполнен по схеме мультивибратора с емкости ными связями на интегральных микросхемах серии Автоколебательный режим работы схемы обеспечивается подачей напряжения смещения на выходы инверторов через резисторы непосредственно с выходов этих инверторов (отрицательная обратная связь по постоянному току). Выходное напряжение инверторов

Рис. 8. (см. скан) Схемы ГТИ: а — релаксационного; б — с кварцевым резонатором

поступает в противофазе на дифференцирующие цепочки которые формируют короткие импульсы, совпадающие с передним (первый канал) и задним (второй канал) фронтами импульсной последовательности. Таким образом, на выходе дифференцирующих цепочек образуются две последовательности импульсов сдвинутых друг относительно друга на 180°.

При построении кварцевых генераторов на интегральных логических схемах используются линейные участки характеристики интегральных схем.

Схема генератора, построенная на микросхемах серии показана на рис. 8, б. Резисторы служат для смещения рабочих точек элементов в линейную область, конденсатор — для развязки элементов по постоянному току. С помощью конденсаторов и можно изменять частоту генерации в небольших пределах. Формирование выходных импульсов осуществляется элементом Генератор устойчиво работает на частотах 1...5 МГц при отклонении частоты генерации от номинальной частоты кварцевого резонатора на

При сложении или вычитании двух или нескольких последовательностей импульсов может происходить «наложение» импульсов, когда временной интервал между некоторыми импульсами двух частот меньше времени срабатывания логических элементов или равен нулю. В этом случае возможны сбои в работе цифровых устройств (например, при одновременном поступлении импульсов на оба входа S-триггера) или потеря информации (если импульсы одновременно поступают на счетный вход триггера).

Входные импульсы благодаря схеме синхронизации поступают в дискретные устройства в строго определенные моменты времени. Каждый импульс входной последовательности запоминается схемой синхронизации и появляется на ее выходе только в момент прихода импульса тактовой частоты . Количество тактовых частот равно числу синхронизируемых импульсных последовательностей.

Рис. 9. (см. скан) Двухтактная схема синхронизации (а) и ее временные диаграммы (б)

Схема синхронизации, выполненная на элементах серии К155, изображена на рис. 9, а. Она содержит два D-триггера D1 и D2 и схему совпадения D3.

В исходном состоянии оба триггера находятся в нулевом состоянии. На входе D-триггера D1 присут твует постоянный единичный сигнал, поэтому при появлении входного

импульса, поступающего на вход С, триггер устанавливается в единичное состояние (рис. 9, б). Единичный сигнале прямого выхода триггера поступает на вход . В результате ближайший импульс тактовой частоты поступающий на вход С триггера переведет его Б единичное состояние. При этом с инверсного выхода на вход установки нуля триггера поступает нулевой потенциал, который сбрасывает триггер в исходное состояние, что приводит к появлению на входе нулевого сигнала. При поступлении следующего тактового импульса триггер также возвращается в исходное состояние.

Положительный импульс, длительность которого равна одному периоду тактовой частоты поступает на вход схемы совпадения на выходе которой выделяется один импульс тактовой частоты

Для правильной работы схемы синхронизации необходимо, чтобы входная частота была меньше тактовой. Максимальное время задержки не превышает полтора периода тактовой частоты