Двоичные сумматоры с параллельным переносом.

Сумматоры являются основными цифровыми узлами, на основе которых могут быть построены устройства, выполняющие другие арифметические операции. Скорость выполнения вычислений в ЭВМ существенно зависит от быстродействия сумматоров, поэтому при проектировании многоразрядных сумматоров должны использоваться методы, позволяющие увеличить их быстродействие [20, 24].

Для увеличения быстродействия многоразрядных сумматоров, получаемых последовательным включением 4-разрядных сумматоров, необходимо уменьшить время распространения сигнала от входа до выхода Из (6.44) следует:

Из (6.42) следует, что

где т. е. определения функций в (6.44) взаимно поменяли). Тогда разряды суммы и

Если внутренние переносы в 4-разрядном сумматоре реализуются двухъярусной логикой в соответствии с выражениями (6.46) или (6.48), то перенос называется параллельным в отличие от последовательного переноса, показанного на рис. 6.97. Структурная схема 4-разрядного сумматора с параллельным переносом представлена на рис.

Рис. 6.100

Рис. 6.101

Рис. 6.102

устройство переноса). Устройство переноса выполняет функции (6.46) и (6.47) или (6.48) и (6.49). Интегральная схема 555ИМ6 (рис. 6.98) представляет собой 4-разрядный сумматор с параллельным переносом, выполненный в соответствии с (6.48) и (6.49) [24]. Структурная схема реализации одного разряда показана на рис. 6.101. Каскадирование ИС 555ИМ6 производится так же, как показано на рис. 6.99.

Если в (6.42) все переменные заменить на инверсные то функции также изменятся на инверсные:

На рис. 6.102 показаны эквивалентные обозначения 4-разрядных сумматоров, вытекающие из (6.50), для наиболее общего случая, когда используются прямые и инверсные входные сигналы в одном и том же сумматоре. Это позволяет использовать сумматоры для сложения чисел, представленных как в прямом, так и инверсном коде.

Все сумматоры, приведенные на рис. 6.98, могут быть использованы для построения устройств сложения и вычитания многоразрядных двоичных чисел.