5.8. Синхронные триггеры и регистры памяти

Синхронные триггеры, как правило, имеют и асинхронные потенциальные входы (обычно входы установки состояний 0 и 1). Названия типов таких триггеров составляются из названий их синхронных и асинхронных входов, например, -триггер означает синхронный -триггер с асинхронными потенциальными входами

Триггеры типов D/R-S и D/R.

Триггеры типа описываются функцией переходов

которая при превращается в функцию переходов (5.3) асинхронного потенциального -триггера. Функция переходов -триггера получается из (5.10) подстановкой неактивного значения сигнала

На рис. 5.85 приведены ИС:

555ТМ2, 561ТМ2, 74ДС11074 — два -триггера, описываемые функцией переходов (5.10);

176ТМ1 - два -триггера, описываемые функцией переходов (5.11);

74ЯС7074, 74ЯС7075, 74ЯС7076 - два -триггера, описываемых функцией переходов (5.10), и четыре ЛЭ.

На тактовый вход С (Clock - часы) триггеров подается инверсный тактовый сигнал. Треугольник указывает динамический (импульсный) вход. В соответствии с определением оператора перехода (2.1) у одного из триггеров показан перепад

Рис. 5.85 (см. скан)

тактового сигнала, вызывающий изменение состояния триггера. При аналитическом описании триггеров считается, что изменение их состояний всегда вызывает переход тактового сигнала с 1 на 0. Состояния же триггеров в выпускаемых сериях ИС могут изменяться при изменении сигнала на 1, что отображается подачей на вход С инверсного тактового сигнала Для распознавания синхронных и асинхронных входов левое вспомогательное поле на графических обозначениях делится на зоны, в тактовый вход С со всеми относящимися к нему синхронными информационными входами помещаются в одной зоне.

Если на входы -триггеров подать инверсную функцию возбуждения то выходы и асинхронные входы и поменяются местами. Схема -триггеров, изготовляемых По ТТЛ-технологии, была синтезирована в § 3.7 (см. рис. 3.60,а).

Триггеры типов J-K/R-S, J-K/R и J-K/S.

Триггеры типа описываются функцией переходов

которая при превращается в функцию переводов (5.3) асинхронного потенциального -триггера. Функции переходов триггеров других типов получаются из (5.12) подстановкой неактивных значений сигналов

Рис. 5.86 (см. скан)

На рис. 5.86 показаны -триггеры с входной логикой описываемые функцией переходов (5.12);

555ТВ6 - два -триггера, описываемые функцией переходов

531ТВ10 - два описываемые функцией

реходов

531ТВ11 - два -триггера с общим входом установки состояния описываемые функцией переходов

555TB9, 1533TB15, 561TB1, 1564TB3, 741576, 74//106, 74AC11109, 74AC11112 - два -триггера, описываемых функцией переходов (5.12).

Все синхронные триггеры, выпускаемые отечественной промышленностью, за исключением -триггера принадлежат к группе (см. § 4.2).

Схемы триггеров типа и были синтезированы в § 3.7. Триггеры (см. рис. 3.60,б) имеют, прямой и инверсный К информационные входы, что позволяет простым их соединением получить -триггер. Действительно, подставив в получим функцию переходов (5.10). Если в -триггерах, имеющих только один асинхронный потенциальный вход или 5, произвести взаимную замену сигналов то выходы поменяются местами, а сигнал изменится на 5 (5 изменится на

На рис. 5.87 приведены ИС:

7470 - триггер с входной логикой описываемый функцией переходов (5.12);

74Н71, 74Н101 - -триггеры с входной логикой описываемые функцией переходов (5.14);

74L573, 74Н103, 74115 - два -триггера, описываемых функцией переходов (5.13);

74L578, 74Н108 - два -триггера, описываемых функцией переходов (5.15);

74104, 74105 - -триггеры с входной логикой разрешение счета), описываемые функцией переходов (5.12);

74111 — два описываемые функцией переходов (5.12);

74276 — четыре с общими асинхронными потенциальными входами и , описываемые функцией переходов

(кликните для просмотра скана)

74376 — четыре -триггера с общим асинхронным потенциальным входом описываемые функцией переходов

CD4095B, CD4096B - -триггеры с входной логикой описываемые функцией переходов (5.12).

Синхронные регистры памяти на D/R-триггерах.

Совокупность синхронных триггеров некоторого типа с общим тактовым входом называется синхронным регистром памяти. Поскольку деление ИС на триггеры и регистры памяти достаточно условно, то они обозначаются через или Если -триггеры имеют дополнительные синхронные асинхронные информационные входы, то они также является общими для всех триггеров.

На рис. 5.88 показаны регистры памяти, выполненные на -триггерах:

555ТМ8, МС14175Я, 74X5171, 74АС11175 - 4-разрядные регистры памяти с прямыми и инверсными выходами;

555ТМ9, МС14174В, CD14074B, 74АС11174 - 6-разрядные регистры памяти;

555ИР35, 744X5273, 74ЛС11273 - 8-разрядные регистры памяти.

Все эти регистры памяти описываются функцией переходов

при различных значениях

Синхронные регистры памяти на D-L-триггерах.

Регистры памяти с общим входом синхронной загрузки построенные на -триггерах, описываются функцией переходов

где число триггеров в регистре памяти. На рис. 5.89 представлены -разрядные регистры памяти;

531ИР19, 7415379, 74ЛС11379 - 4-разрядные регистры памяти с прямыми и инверсными выходами;

533ИР27, 555ИР27, 74ЛС11377 - 8-разрядные регистры памяти.

Все эти регистры памяти описываются функцией переходов (5.17) при различных значениях

(кликните для просмотра скана)

Синхронные регистры памяти с мультиплексными входами D.

Информационные входы триггеров в таких регистрах памяти описываются мультиплексной функцией выбор слова). На рис. 5.90 показаны регистры памяти:

531ИР20, 1533КП20, 134ИР5, 74198 - 4-разрядные регистры памяти, описываемые функцией переходов

Рис. 5.90

Если положить то функция переходов (5.18) преобразуется в функцию переходов (5.17) при т.е. -триггеры в регистре памяти преобразуются в -триггеры. Если же в функцию переходов (5.18) подставить значения то можно получить функцию переходов -триггера с приоритетом синхронного входа сброса регистра памяти в нулевое состояние.

Другие ИС, представляющие собой синхронные регистры памяти с мультиплексными входами 2), показан на рис. 6.31.

Синхронные регистры памяти с Z-состоянием выходов.

Такие регистры памяти выполняются на триггерах различных типов. На рис. 5.91 показаны ИС:

155ИР15, 1561ИР14 - 4-разрядные регистры памяти, выполненные на -триггерах и описываемые функциями

где

(кликните для просмотра скана)

Рис. 5.91 (продолжение)

555ИР23, 7415364, 745352, 1533ИР37, 74ЯС4304, 74ЛС11374 - 8-разрядные регистры памяти, выполненные на -триггерах и описываемые функциями (5.16) при -разрядные регистры памяти с инверсными выходами, выполненные на -триггерах и описываемые функциями (5.16) при

1804ИР1 - 4-разрядный регистр памяти с выходами (без Z-состояния) и -состоянием), выполненный на -триггерах и описываемый функциями (5.16) при ;

1804ИР2 - 8-разрядный регистр памяти, выполненный на и описываемый функциями (5.19) и (5.20) при ;

1533ИР38, 74АС11874 — два -разрядных регистра памяти, выполненных на -триггерах и описываемых функциями (5.16) и (5.20), ;

74А?5876А - два 4-разрядных регистра памяти, выполненных на -триггерах и описываемых функцией переходов

и функцией выходов (5.20);

Таблица 5.22. (см. скан) Основные параметры синхронных триггеров ТТЛ серий

74ALS878A, 74ALS879A - два 4-разрядных регистра памяти, выполненных на -триггерах и описываемых функцией переходов

и функцией выходов (5.20), ;

74ALS575A - 8-разрядный регистр памяти, выполненный на -триггерах и описываемый функциями (5.20) и (5.21) при -разрядный регистр памяти с инверсными выходами, выполненный на -триггерах и описываемый функциями (5.20) и (5.21) при

74AS821 - 10-разрядные

регистры памяти, выполненные на -триггерах и описываемые функциями (5.16) при ;

74AS822, 74ALS29822, 74AС11822 - 10-разрядные регистры памяти с инверсными входами, выполненные на -триггерах и описываемые функциями (5.16) при

Основные параметры синхронных триггеров и регистров памяти ТТЛ серий приведены в табл. 5.22.

На рис. 5.92 представлены регистры памяти, выполненные на -триггерах:

74AS823, 74ALS29823, 74AS1823, 74AС11823 - 9-разрядные регистры памяти;

74AS824, 74ALS29824, 74AС11824 - 9-разрядные регистры памяти с инверсными входами;

74/45825, 74ALS29825, 74ЛС 11825 - 8-разрядные регистры памяти;

74AS826, 74ALS29826, 74AС11826 - 8-разрядные регистры памяти с инверсными входами;

74AS996 - 8-разрядный регистр памяти с обратным чтением при значении сигнала описываемый функциями

Все регистры памяти с управляющим сигналом CEN (Clock Enable - разрешение синхронизации) выполнены на -триггерах и описываются функциями (5.16) и (5.20). Структурная схема этих регистров памяти изображена на рис. 5.93,а. Упрощенным методом анализа, изложенным в § 2.4, легко показать, что

т. е. при на тактовый вход С триггеров подается константа 1 (тактовый сигнал отключен), а при тактовый сигнал о при При первом изменении сигнала с 1 на 0 установится значение поэтому при дальнейших изменениях сигнала будем иметь

Структурная схема регистра памяти с обратным чтением показана на рис. из которого видно, что триггеры могут срабатывать и по сигналу при значении

Применения синхронных регистров памяти.

Любой регистр памяти может быть использован в микроЭВМ в качестве устройства вывода данных, а регистры памяти с -состоянием выходов — и в

(кликните для просмотра скана)

Рис. 5.93

качестве устройств ввода данных. На основе синхронных регистров памяти можно построить устройство ввода-вывода с двунаправленной [передачей данных для программного ввода-вывода с квитированием по прерыванию — приемопередатчик с памятью, На рис. 5.94 изображена схема приемопередатчика для программного обмена данными с квитированием между микроЭВМ и персональным компьютером ЕС1841:

555ИР23 (D1) — буферный регистр вывода данных из микроЭВМ в компьютер (Output Buffer),

555ИР23 (D2) — буферный регистр ввода данных в микроЭВМ из компьютера (Input Buffer),

555ТМ2 (D3) — триггер флага квитирования BF (Output Buffer Full- буфер вывода заполнен),

555ТМ2 (D4) - триггер флага квитирования IBF (Input Buffer Full- буфер ввода заполнен),

571XJI5 (Db) - буфер флагов квитирования и для компьютера,

571XJI5 (D6) - буфер флагов квитирования и для МикроЭВМ,

555ИД7 — дешифратор адресов портов ввода и вывода Названия буферам ввода и вывода даны относительно микроЭВМ. Для компьютера их названия следовало бы поменять местами. Адреса портов ввода и вывода компьютера задаются демультиплексором (см. § 6.2): адрес порта ввода компьютера (ввод данных), адрес порта ввода компьютера (чтение флагов квитирования и адрес порта вывода компьютера (вывод данных), где указатель 16-ричной системы счисления. По этим адресам демультиплексируются сигналы и Для упрощения демультиплексора использована неполная дешифрация адресного пространства внешних устройств.

В приемопередатчике использованы обозначения сигналов:

(кликните для просмотра скана)

- шина данных микроЭВМ,

- шина данных компьютера,

CS (Chip Select) - сигнал от дешифратора адреса порта ввода-вывода микроЭВМ (ввод и вывод данных),

- сигнал от дешифратора адреса порта ввода микроЭВМ (чтение флагов и ),

IOW (I/O Write) — сигнал записи данных микроЭВМ в устройства ввода-вывода,

IOR (I/O Read) - сигнал чтения данных из устройств ввода-вывода разряды шины адреса ЕС1841,

IORC (I/O Read Command) — сигнал (команда) чтения данных из устройств ввода-вывода компьютера,

OWC (I/O Write Command) - сигнал (команда) записи данных компьютера в устройства ввода-вывода,

AEN (Address Enable) - сигнал от контроллера прямого доступа к памяти компьютера, блокирующий управление приемопередатчиком во время выполнения циклов прямого доступа к памяти. Назначение сигналов (флагов) квитирования:

Рассмотрим вывод данных из микроЭВМ. Сначала по тине данных производится чтение флагов из буфера сигналом Далее анализируется разряд После обнаружения значения выводит в буферный регистр вывода байт данных и устанавливает значение флага сигналом Активные уровни сигналов вырабатываются при выполнении микроЭВМ программы вывода с квитированием. Одновременно с работой микроЭВМ по выполнению программы вывода, компьютер по шине данных читает флаги из буфера и анализирует разряд Обнаружив значение флага компьютер читает байт данных из буферного регистра вывода сбрасывая при этом флаг в 0.

Аналогично описанной процедуре вывода данных из микроЭВМ выполняется и ввод данных в чтение буферного регистра ввода и сброс в 0 флага Приемопередатчик с памятью может быть выполнен и на асинхронных потенциальных регистрах памяти, например, на