5.7. Асинхронные потенциальные триггеры и регистры памяти

Асинхронные потенциальные триггеры независимо от их типа и др.) называются триггерами-защелками или фиксаторами. Такие триггеры находят широкое применение при проектировании дискретных устройств и микропроцессорных систем.

Рис. 5.74 (см. скан)

Триггеры типа R-S.

Триггеры данного типа описываются Функцией переходов

На рис. 5.74 изображены

— четыре -триггера, описываемые функцией переходов (5.3), два из которых выполнены с входной логикой

74118 — шесть -триггеров с общим сигналом установки в состояние описываемых функцией переходов где

74119 — шесть -триггеров, описываемых функциями переходов

561ТР2, CD40445 - четыре -триггера с Z-состоянием выходов, описываемые функцией переходов и функцией выхода

Принципиальная схема одного из триггеров с двумя входами показана на рис. 5.75,а. Структурные схемы триггеров -состоянием выходов показаны на рис. На выходах триггеров включены вентили с тремя состояниями выхода. Отметим, что управление третьим состоянием выхода в любой ИС всегда осуществляется с помощью такого вентиля.

Рис. 5.75

Триггеры типа D-L.

Триггеры данного типа описываются функцией переходов

и называются "прозрачными триггерами", так как при выходной сигнал триггера прямая передача входного сигнала на выход Основное назначение -триггеров — фиксация информации, подаваемой на вход Действительно, из (5.5) следует, что при переходе сигнала загрузки с 1

Рис. 5.76 (см. скан)

на 0 выходной сигнал триггера где последнее значение до указанного перехода сигнала На рис. 5.76 показаны ИС:

155ТМ5 — две пары -триггеров с общими сигналами загрузки L (Load - загрузка), описываемые функцией переходов

155ТМ7, 74LS375 - две пары D-L-триггеров с прямыми и инверсными выходами и общими сигналами загрузки описываемые функцией переходов (5.6);

561ТМЗ - четыре -триггера с общим сигналом загрузки описываемые функцией переходов (5.6) при ;

74100 — два 4-разрядных регистра памяти, выполненных на -триггерах, описываемые функцией переходов (5.6) при

74116 — два 4-разрядных регистра памяти, выполненных на -триггерах с приоритетом входа и входом загрузки описываемые функцией переходов

Деление ИС по функциональному назначению на триггеры и регистры памяти достаточно условно, так как любой триггер, в принципе, можно назвать одноразрядным регистром памяти. У триггеров по усмотрению пользователя возможно устанавливать значение активного уровня сигнала загрузки, так как

На рис. 5.77 показаны 8-разрядные регистры памяти с Z-состоянием выходов, описываемые функциями (5.6) и (5.4) при Эти регистры памяти имеют мощные выходы поэтому находят широкое применение в микропроцессорных устройствах в качестве фиксаторов разрядов адресной шины и драйверов шины данных (при и выходы режим прямой передачи значений входных сигналов на выходы

На рис. 5.78 приведены пары 4-разрядных регистров памяти, выполненных на и -триггерах с приоритетом входов и описываемых функциями переходов (5.7) или

и функцией выхода (5.4). На рис. 5.79 показаны ИС:

74F841, 74Л1529841, 74ALS29842, 74АС11841, 74АС11842 - 10-разрядные регистры памяти с Z-состоянием выходов, описываемые функциями (5.6) и (5.4) при

74F843, 74ALS29843, 74ALS29844, 74AС11843, 74AС11844 - 9-разрядные регистры памяти с Z-состоянием выходов, выполненные на -триггерах и описываемые функцией переходов

и функцией выхода (5.4) при

74F845, 74ALS29845, 74ALS29846, 74AС11845, 74AС11846 - 8-разрядные регистры памяти с Z-состоянивм выходов, выполненные на -триггерах и описываемые функциями (5.8) и (5.4) при

(кликните для просмотра скана)

(кликните для просмотра скана)

Регистры памяти с четными номерами имеют инверсные входы что эквивалентно инверсным выходам при прямых входах

Для контроля записанных в регистр памяти данных они дополняются буферами обратного чтения с Z-состоянием выхода. На рис. 5.80 приведены, "прозрачные" регистры памяти с обратным чтением (Transparent Read-Back Latches):

74AL5666, 74ALS6&7 - 8-разрядные регистры памяти с Z-состоянием выходов, выполненные на -триггерах и описываемые функциями (5.8) и (5.4) при

74ALS990, 74ALS991 - 8-разрядные регистры памяти, выполненные на -триггерах и описываемые функциями (5.6) при

74AL5992, 74ALS992 - 9-разрядные-рёгистры памяти с Z-состоянием выходов, выполненные на -триггерах и описываемые функциями и (5.4) при

74ALS994, 74ALS995 - 10-разрядные регистры памяти, выполненные на и описываемые функциями (5.6) при

Рис. 5.80

Обратное чтение записанных данных производится сигналом чтение). Структурная схема

показана на рис. 5.81,а, из которого видно, что при значении сигнал Если даже при этом сигнал загрузки то состояние регистра памяти все-таки не изменяется. Таким образом, выводы служат как для записи данных в регистр памяти, так и для его чтения, т. е. эти выводы двунаправленные. Структурная схема -состоянием выходов приведена на рис. по операциям чтения и записи информации она не отличается от предыдущей ИС. Остальные регистры памяти описываются подобными же структурными схемами.

Рис. 5.81

Применения асинхронных потенциальных регистров памяти.

В большинстве микропроцессоров и однокристальных микроЭВМ используется мультиплексная (совмещенная) шина адреса и данных Разделение шины адреса-данных на шину адреса и шину данных производится с помощью временного мультиплексирования, как показано на рис. 5.82 (для примера взята 16-разрядная шина адреса-данных). Центральный процессор CPU (Central Processing Unit) сопровождает выдачу адресных сигналов подачей активного уровня сигнала ALE (Address Latch Enable) на входы загрузки двух 8-разрядных регистров памяти (фиксаторы адреса). Сигнал ОЕ = AEN (Address Enable) служит для отключения микропроцессора от системной шины адреса (System Address Bus), например, при использовании контроллера прямого доступа к памяти, выдающего в активном режиме работы значение сигнала Для управления 16-разрядным приемопередатчиком (Transceiver) используются сигналы: включение приемопередатчика и Т = DT/R (Data Transmit/Receive) - передача/прием данных. При прямом доступе к памяти сигналы

Рис. 5.82

Рис. 5.83

и микропроцессор отключается от системной шины данных (System Data Bus).

Для увеличения функциональных возможностей и гибкости использования регистров памяти в них вводится дополнительная управляющая логика. Регистры памяти (рис. 5.83), построенные на основе -триггеров с приоритетом входа называются многорежимными буферными регистрами (Multi Mode Buffered Latches). Данные ИС предназначены для использования в микропроцессорных системах для выполнения обмена данными между центральным процессором и периферийными устройствами. Структурная схема изображена на рис. 5.84,а и состоит из 8-разрядного регистра памяти триггера запроса прерывания и схемы управления режимами работы (MUX - Multiplexer). Для управления регистром памяти используются сигналы: STB (Strobe) - строб, MD (Mode) - режим, DS (Device Select) — выбор кристалла, CLR (Clear) - сброс, INT (Interrupt Request) - запрос прерывания.

Функционирование регистров памяти определяется функцией переходов -триггера (3.25) с приоритетом входа

где мультиплексная функция с адресным сигналом позволяющая организовать загрузку данных от внешнего устройства сигналом STB при (при операциях ввода) или от микропроцессора сигналом при (при операциях вывода). Сигнал записи WR поступает от микропроцессора, а

(кликните для просмотра скана)

сигнал от дешифратора адреса внешнего устройства. Управление выходами осуществляется сигналом в соответствии с соотношением

Эффективным методом обмена информацией между микропроцессором и внешними устройствами является метод, основанный на подаче внешними устройствами сигналов запроса прерывания основной программы для обслуживания операций ввода-вывода. Рассматриваемые регистры памяти содержат триггер запроса прерывания функционирование которого на основании рис. 5.84,а и выражения (4.17) при определяется соотношением

где Выходной сигнал ИС запроса прерывания Наличие пяти управляющих сигналов позволяет применять многорежимные буферные регистры для решения различных прикладных задач.

При использовании для ввода данных по прерыванию следует положить сигнал чтения внешнего устройства и сигнал с дешифратора адреса внешнего устройства (рис. Тогда сигнал загрузки а На рис. 5.84,в показаны временные диаграммы, поясняющие ввод данных в центральный процессор по запросу прерывания от периферийного устройства (сигналы и STB формируются периферийным устройством, а сигнал чтения и адресный сигнал выбора порта периферийного устройства выдаются центральным процессором при выполнении команды ввода подпрограммы обслуживания прерывания, вызванной сигналом запроса прерывания Выходы порта ввода находятся в третьем состоянии, если сигнал чтения или адресный сигнал

На рис. 5.84,г показана структурная схема двунаправленного драйвера (приемопередатчика), реализованная на двух Из рис. 5.84,г следует, что и в соответствии с т. е. в регистрах памяти включен режим "прозрачной" работы. Сигнал DC (Direction Control - управление направлением передачи данных) поступает от центрального процессора для управления операциями ввода-вывода. Действительно, при включена только верхняя ИС, и данные передаются от к а при включена нижняя ИС, и данные передаются от к

Приемопередатчик с памятью, позволяющий осуществить ввод и вывод по прерыванию, показан на рис. Здесь предполагается, что внешнее устройство имеет двунаправленную шину данных и подключено к шине приемопередатчика, а микропроцессор — к шине На верхнем регистре памяти реализован ввод данных (полностью соответствует рис. 5.84,б), а на нижнем регистре памяти — вывод данных. Сигналы запроса прерываний ввода и вывода

обычно подаются на контроллер прерываний. Эти сигналы описываются функциями

из которых следует, что активные уровни сигналов (0) запроса прерывания устанавливаются изменениями сигналов STB и АСК с 1 на 0. Значение сигнала АСК = 1 (Acknowledge - подтверждение приема) выдается внешним устройством при приеме каждого очередного байта данных, что сопровождается требованием следующего байта данных сигналом Неактивный уровень (1) сигналов запроса прерывания и устанавливается при чтении и записи данных со стороны микропроцессора сигналами