2.2. Логические цепи

В логических устройствах используются три основных элемента и инвертор Они представлены на рис. 2.1. Элементы И и ИЛИ могут иметь несколько входов, на каждый из которых подается двоичный сигнал, принимающий значения 0 или 1. Выход элемента И равен нулю всегда, кроме случая, когда все входы равны единице; в этом случае выход элемента тоже равен единице. Выход элемента ИЛИ равен единице всегда, кроме случая, когда все его входы равны нулю; в последнем случае выход также равен нулю. Инвертор в противоположность элементам И и ИЛИ имеет только один вход, сигнал на его выходе противоположен сигналу на его входе: если входной сигнал имеет значение 0, то сигнал на выходе принимает значение 1; если входной сигнал принимает значение 1, то сигнал на выходе равен 0.

Практические схемы, реализующие логические свойства этих трех элементов, могут быть построены из транзисторов, сопротивлений, диодов, вакуумных ламп и других компонентов; в зависимости от конкретных свойств этих компонентов общее устройство имеет определенные ограничения — так называемые конструктивные ограничения.

Рис. 2.1. Элементы «И», «ИЛИ« и «НЕ».

Примеры конструктивных ограничений дают максимальное допустимое число входов элементов И и ИЛИ и число элементов, удовлетворительное прохождение сигнала через которые не требует дополнительного усиления. Обычно схема инвертора содержит усилитель, а схемы И и ИЛИ - нет.

Рис. 2.2. Двоичный сумматор с двумя входами.

При этом условии конструктивные ограничения определяются числом и порядком расположенных между инверторами элементов И и ИЛИ. Так как конструктивные ограничения существенно зависят от свойств компонентов, то мы не будем их больше рассматривать. Если некоторые из нужных нам схем не удовлетворяют конкретным конструктивным ограничениям, то можно по необходимости добавить в соответствующие точки дополнительные усилители (или пары подходящих инверторов).

Полезной комбинацией элементов И, ИЛИ и НЕ является двоичный сумматор с двумя входами, изображенный на рис. 2.2. Этот элемент обозначается символом

Как показано на рис. 2.3, с помощью различных способов каскадного соединения двоичных сумматоров с двумя входами можно построить двоичный сумматор с входами. Независимо от способа каскадного соединения всегда требуется двоичных сумматоров с двумя входами, так как каждый такой сумматор всего на единицу уменьшает число суммируемых сигналов. Однако схема рис. 2.3 (с), вообще говоря, более совершенна, чем схема рис. 2.3 (b), так как при таком соединении ни один из сигналов не должен проходить более, чем через сумматоров с двумя входами.

Рис. 2.3. Двоичный сумматор с шестью входами (а) можно реализовать либо по схеме (Ь), либо по схеме (с).

Другой полезной комбинацией элементов И, ИЛИ и НЕ является триггер, схема которого изображена на рис. 2.4. Особенностью триггера является петля обратной связи, содержащая два инвертора и два злемента ИЛИ. Когда сигналы на входах элементов ИЛИ вне петли принимают значение 0, то на одной стороне петли будет сигнал 1, а на другой — 0. Если команда управления равна нулю, то сигналы во всей петле остаются постоянными независимо от сигнала на входе. Однако, если управляющая команда равна единице, то в зависимости от сигнала на входе один или другой из элементов ИЛИ (в соответствии с конкретным значением входного сигнала) добавляет в цепь единицу. При этом выходной сигнал, снимаемый с правой стороны петли, становится равным входному. После того как команда управления опрть принимает нулевое значение, сигналы петли сохраняют свое новое значение. Таким образом, триггер является устройством памяти. Значение его выхода

в данный момент совпадает со значением входа в тот момент, когда управляющий сигнал в последний раз принимая единичное значение.

Более сложный триггер изображен на рис. 2.5. Его существенной частью опять является петля обратной связи, содержащая два инвертора и два элемента ИЛИ. Однако данный триггер имеет большее число входов, а именно х, у и z. Сигналы с каждого из этих входов пропускаются в схему периодическим тактовым сигналом, который принимает одно из значений 0 или 1 на временных интервалах определенной, заранее заданной длины.

Рис. 2.4. Триггер.

Таким образом, этот триггер может переключаться только в определенные интервалы времени, когда тактовый сигнал равен 1. Если тактовый сигнал равен единице и сигнал управления для х равен единице, то выходной сигнал принимает значение, равное входу если сигнал управления для у равен 1, то выходной сигнал принимает значение, равное входу если сигнал управления для равен 1, то выходной сигнал принимает значение, равное входу Предполагается, что на триггер никогда не подается одновременно два разных сигнала управления входами.

Часто оказывается необходимым посылать идентичные сигналы управления на входы нескольких триггеров. Рассмотрим в качестве примера схему, изображенную на рис. 2.6. Квадраты, обозначенные буквой А, представляют собой первый регистр триггеров, буквой В — второй регистр и буквой С — третий регистр. Каждый

(кликните для просмотра скана)

триггер регистра С имеет три возможных входа, а именно «левый сдвиг содержимого А-регистра», «левый сдвиг содержимого В-регистра» и «покомпонентная сумма содержимого регистров . Заметим, что сигналы управления «перевести , «перевести С в левый сдвиг и «перевести С в левый сдвиг В» подаются в каждый триггер регистра С. Таким образом, соответствующий сигнал команды воздействует сразу на весь регистр С.

Цепь, изображенная на рис. 2.6, является двухтактовой, так как тактовые сигналы для регистров не совпадают. Регистры должны управляться только в течение одного такта, а регистр С — в течение другого.

Рис. 2.7. Регистр для выполнения операций логического умножения . И левый сдвиг и логического сложения левый сдвиг .

Такое использование тактовых часов исключает любые состязания и связанные с этим нарушения функционирования, которые могут возникнуть, если попытаться устанавливать состояние самого регистра и одновременно использовать его выход для установления еще какой-нибудь команды.

Сдвиг регистра А влево осуществляется в два шага. Сначала в регистре С устанавливается команда левого сдвига регистра А, а затем это управляющее воздействие передается на регистр А. Полная операция реализуется за две временные фазы или один полный временной цикл. Подобным же образом осуществляется сложение содержимых регистров или сдвиг влево регистра В. Каждая из этих операций также занимает один временной цикл. Аналогично, в схеме рис. 2.7 регистр работает в одной фазе временного цикла, а регистр в другой фазе. Эта цепь позволяет реализовать операции типа И левый сдвиг и левый сдвиг Каждая из этих операций занимает также один временной цикл. Наконец, на рис. 2.8 изображена схема, выполняющая несколько более сложную операцию, а именно реализующая команду «записать символы В, расположенные слева от наиболее левого

нуля в М, в соответствующие позиции С». Эта команда является второй фазой в полном цикле команд «прибавить к соответствующим символам В те символы А, которые расположены слева от наиболее левого нуля в регистре .

Рис. 2.8. Схема для выполнения более сложной команды.

Нетрудно сконструировать аналогичные схемы, реализующие и другие простые логические операции подобного типа.

Рис. 2.9. Сокращенное обозначение логических схем.

Так как диаграммы, примеры которых представлены на рис. употребляются все чаще, то намечается тенденция к использованию для них сокращенных изображений, приведенных на рис. 2.9. В этих изображениях опускаются множество управляющих команд и регистры второго такта временного цикла.