8.5. Серийные логические ИС: вентили, коммутаторы и дешифраторы, триггеры, арифметические и запоминающие устройства

После создания очередной серии логических схем важно, чтобы она нашла широкое применение в цифровых устройствах. Даже когда новая серия намного превосходит существующие, это может произойти через несколько лет. По этой причине целесообразно начать выпуск с сокращенной номенклатуры, а затем, если схемы станут популярными и окажутся перспективными, постепенно расширять ее. К тому времени, когда серия станет общепризнанной, она должна быть самостоятельной, т. е. формировать все многообразие логических функций. Что касается биполярных устройств, то в настоящее время здесь имеется большой выбор различных вентилей и триггеров, существуют полезные с высоким уровнем интеграции арифметические устройства и элементы памяти, совместимые с существующей логикой. Для осуществления управления более высокого уровня целесообразно иметь также дешифраторы и коммутаторы в интегральном исполнении, примеры которых будут даны в этом разделе. Возможно, читателя удивит кажущийся произвол в выборе примеров. Следует не забывать специфики конструкции корпуса ИС. Чаще всего используются пластмассовый корпус с 16 выводами или плоский металлокерамический корпус (также с ограниченным числом выводов). Для схем с высоким уровнем интеграции, когда 16 выводов не хватает, могут использоваться корпуса с 24 выводами. Так как 3 вывода предназначены для питания схемы, то на сигналы остается (для корпуса с 16 выводами) 13 выводов. Легко убедиться в том, что для некоторых типичных логических схем, показанных на фиг. 8.18, суммарное число входов и выходов всегда равно 12 или 13.

Фиг. 8.18. Примеры различных логических функций промышленных интегральных схем.

К числу важных правил булевой алгебры относится следующее: используя элементы ИЛИ—НЕ и И, а также И—НЕ и ИЛИ, можно получить одни и те же логические функции. Например, на фиг. 8.19 сверху показан вентиль ИЛИ—НЕ с тремя входами, который может быть заменен вентилем И с тремя инверсными входами (на фиг. 8.19 внизу). В справочниках первый из этих вентилей (ИЛИ—НЕ) называется схемой положительной логики, а второй (И) — схемой отрицательной логики, так как в последнем случае логическая функция на самом деле выполняется над отрицаниями входных сигналов. Составим для этих схем таблицы истинности [см. (Т. И. 3)] и запишем соответствующие им булевы уравнения, которые иллюстрируют различные варианты построения вентилей:

Фиг. 8.19. Схема ИЛИ-НЕ с тремя входами и эквивалентная ей трехвходовая схема И—НЕ.

Из (Т.И.З) имеем

                          (8.8)

Таким образом, функция И от заданных переменных равна отрицанию функции ИЛИ от отрицаний этих переменных, и наоборот.

Существует множество вариантов реализации заданной системы с помощью основных логических вентилей, показанных на фиг. 8.18 и 8.19. Любую систему можно спроектировать, располагая сравнительно небольшой номенклатурой ИС. Однако лишь при наличии многофункциональных схем, схем с большой нагрузочной способностью и схем, реализующих специальные функции в одном корпусе (например, сумматора), можно рассчитывать на уменьшение размеров и увеличение быстродействия системы. В качестве упражнения попытайтесь, используя логические цепи, приведенные на фиг. 8.18, составить логическую схему обнаружения нулевого состояния 16-разрядного параллельного регистра.

В качестве примера интегральной схемы с арифметическими функциями рассмотрим быстродействующее четырехразрядное арифметико-логическое устройство (АЛУ) МС10181, разработанное фирмой Motorola. Схема содержит 62 вентиля, т. е. несколько больше, чем говорилось выше, но она размещена в пластмассовом корпусе с 24 выводами, который занимает значительно большую площадь по сравнению с корпусом с 16 выводами. МС10181 peaлизует функцию  от двух четырехразрядных переменных  и . В дополнение к 12 перечисленным 3 вывода отведены под питание (фиг. 8.20). Кроме того, вводится четырехразрядный управляющий код , определяющий вид функции; это означает, что данное АЛУ может формировать до 16 различных функций от двух входных четырехразрядных слов. Выводы  и  связаны с операцией переноса. При обычном сложении с последовательным переносом на вход  подается сигнал переноса в младший разряд, а с выхода  снимается перенос из старшего четвертого разряда. Выводы  и  предназначены для подключения дополнительной схемы формирования ускоренного переноса. Еще один управляющий вход  определяет, работает схема как арифметическое или логическое устройство. Список функций, реализуемых микросхемой МС10181, содержится в таблице на фиг. 8.21. Так как  относится к управляющим разрядам, то всего возможны 32 функции: 16 логических и 16 арифметических (они приведены во втором и третьем столбцах соответственно).

Фиг. 8.20. Входные и выходные сигналы четырехразрядного АЛУ МСЮ181.

Фиг. 8.21. Управляющие функции арифметического элемента МС10181 фирмы Motorola.

Логическое ИЛИ обозначено знаком + а слова плюс и минус относятся к арифметическим операциям. Таким образом, видно, что ИС МС10181 может выполнять много булевых операций (поразрядных) типа И, ИЛИ и неравнозначность, а также 16 вариантов обычного сложения. Поэтому при использовании МС10181 для построения ЦВМ не нужно предусматривать отдельные схемы, реализующие, например, операции И и арифметическое сложение, достаточно лишь подать на МС10181 соответствующий управляющий код. По-видимому, этот подход, заключающийся в использовании одной многофункциональной интегральной схемы, весьма полезен при создании универсальных ЦВМ. С другой стороны, применение ИС МС10181 в специализированных устройствах не целесообразно, поскольку многие из выполняемых ею функций могут не потребоваться.

Серийно выпускаемые ИС снабжаются, помимо функциональной схемы (фиг. 8.22), таблицами условий испытания ИС по постоянному току и задержек распространения. Таблицы задержек характеризуют возможности микросхемы и помогают оценить быстродействие устройств типа многоразрядных сумматоров или умножителей, собранных на ИС МС10181.

Фиг. 8.22. Функциональная схема четырехразрядного АЛ У МС10181 фирмы Motorola.

Перейдем к рассмотрению триггеров. Прежде чем приступить к описанию серийно выпускаемых триггеров, введем определение триггера, исходя из булевой алгебры. На фиг. 8.23 показаны два вентиля ИЛИ—НЕ с перекрестным соединением выходов со входами. Таблица слева описывает функцию ИЛИ—НЕ, а таблица внизу — работу всей схемы). При подаче логической единицы на вход  (Reset — установка нуля) на выходе  устанавливается нуль независимо от первоначального состояния схемы, а при подаче единицы на вход  (Set — установка единицы) устанавливается . При подаче  триггер сохраняет первоначальное состояние; таким образом, его можно рассматривать как одноразрядный элемент памяти. Одновременная подача на входы  и  единицы запрещена, так как логический результат этой операции не определен.

Фиг. 8.23. Схема соединения двух вентилей ИЛИ — НЕ для получения триггера.

Важным применением триггеров является использование их в двоичных счетчиках. При этом триггеры постоянно должны быть готовы к переключению, т. е. к изменению своего состояния при каждом поступлении сигнала на синхронизирующий вход. Триггер, обладающий таким свойством, вместе с соответствующей таблицей состояний представлен на фиг. 8.24. Серийно выпускаемые триггеры такого типа называются -триггерами. Два входных вентиля — трехвходовые схемы И, два других — аналогичны описанным выше (см. фиг. 8.23). Учтем, что  и  - сигналы установки выхода   в нулевое и единичное состояния соответственно. Тогда если при подаче, например, сигнала  окажется, что , то на выходе схемы И образуется  (третий вход схем И — синхронизирующий), что приведет к переключению триггера в состояние . С другой стороны, если триггер уже находился в этом состоянии, оба вентиля будут закрыты, и значение  будет сохраняться. Таким образом, входы  и  действуют как установочные, подобно входам  и  в предыдущей схеме. Однако при подаче единичных сигналов на входы  и  одновременно триггер перебросится из одного состояния в другое, как это следует из двух нижних строк таблицы. Отметим, что в отличие от входных уровней  и  сигнал синхронизации может быть относительно коротким. Поэтому при необходимости -триггер можно использовать для синхронизации поступающих данных.

Фиг. 8.24. Работа -триггера.

Существуют и другие типы триггеров, например триггер-защелка, в который при подаче сигнала синхронизации заносится внешняя информация. В одном корпусе могут размещаться один, два, четыре и даже восемь триггеров. Представляет интерес способ компоновки интегральной схемы из нескольких триггеров, заключающийся в том, что предусматривается параллельная запись и последовательное считывание (или наоборот). С расширением области применения ИС возникла небходимость разработки дополнительных схем, реализующих в одном корпусе некоторые достаточно сложные логические функции. К их числу относится представленная на фиг. 8.25 схема восьмиканального коммутатора данных МС10164, с помощью которого к выходу подключается любой из восьми входных сигналов  в соответствии с трехразрядным кодом . Особенно целесообразно применение таких схем в устройствах многоканальной обработки, где приходится поочередно подключать к сумматору или к какому-либо другому арифметическому устройству один или два из многих регистров. В качестве упражнения предлагаем читателю построить на базе двух ИС МС10164 коммутатор на 16 каналов.

Таблица истинности

-любое

Фиг. 8.25. Восьмиканальный коммутатор фирмы Motorola,  нс (ном) (с входа на выход).

Таблица истинности

-любое

Фиг. 8.26. Трехразрядиый дешифратор адреса, нс (ном)

Другой весьма полезный модуль МС10162, представляющий собой дешифратор трехразрядного кода АBС, показан на фиг. 8.26. В зависимости от входного кода только на каком-либо одном из восьми выходов возникает логическая единица. Как будет видно ниже, схема применяется для адресации запоминающего устройства с произвольной выборкой.

Запоминающие устройства являются одними из самых дорогих элементов цифровой аппаратуры, поэтому они имеют для разработчиков особенно важное значение. Опыт показывает, что устройства цифровой обработки сигналов не являются в этом смысле исключением. В настоящее время происходят серьезные изменения в технологии ЗУ, которые приводят к постепенной замене в новых ЦВМ оперативной памяти на ферритовых сердечниках интегральной полупроводниковой памятью. Топология ИС памяти отличается высокой геометрической регулярностью, что позволяет достичь большего, чем у других логических элементов, уровня интеграции. Уже сейчас выпускаются быстродействующие ЗУ с произвольной выборкой на биполярных транзисторах емкостью 256 бит в корпусе, а в ближайшее время ожидается появление ЗУ емкостью 1024 бит. В то же время емкость менее быстродействующих МДП ЗУ на регистрах сдвига скоро достигнет 4096 бит в корпусе.

Запоминающие устройства подразделяются на статические и динамические. Информация в статических ЗУ сохраняется все время, пока есть питание, в динамических ЗУ ее требуется периодически обновлять. Биполярные ЗУ относятся к статическим, память на МДП-транзисторах бывает как статической, так и динамической. Кроме того, запоминающие устройства могут быть классифицированы по возможности записи (т. е. по возможности изменения информации ЗУ). Различают постоянное запоминающее устройство (ПЗУ), из которого информацию можно только считывать, но нельзя записывать; программируемое ПЗУ (ППЗУ), в которое запись производится заказчиком только один раз; полупостоянное ЗУ, у которого скорость записи значительно ниже скорости считывания, и обычное ЗУ с примерно одинаковой продолжительностью записи и считывания. Организация доступа к ячейкам памяти может быть случайной или последовательной. В первом случае следующие друг за другом адреса могут быть произвольными (поэтому память со случайным доступом правильнее называть памятью с произвольным доступом). ЗУ с последовательным доступом по своей организации аналогичны дискам, барабанам или линиям задержки, у которых соседние ячейки памяти опрашиваются последовательно одна за другой.

Чтобы понять работу ЗУ с произвольной выборкой, рассмотрим схему на 16 разрядов, приведенную на фиг. 8.27. Память организована в виде матрицы 4x4 (каждый разряд представляет собой триггер на транзисторах).

Фиг. 8.27. Блок-схема элемента памяти на 16 бит.

Чтобы выбрать любой из 16 разрядов, требуется четырехразрядный адрес. Адресное слово разделено на два полуслова: одно для строк, а другое для столбцов. Для дешифровки полуслов используется схема, подобная приведенной на фиг. 8.26, в результате чего возбуждается одна из четырех выходных шин каждого дешифратора. Выбираемый разряд находится в месте пересечения возбужденных шин по строке и столбцу. Кроме четырех адресных разрядов, имеются входная и выходная шины , по которым в зависимости от режима, определяемого сигналом на шине разрешения записи (РЗ), осуществляется либо запись новых данных, либо чтение информации из выбранного разряда. Наконец, имеется шина управления выбором кристалла (ВК), позволяющая объединять кристаллы для построения памяти большей емкости. В рассматриваемом примере кристалл предназначен для запоминания 16 одноразрядных слов. Для увеличения длины слова до  разрядов требуется  таких кристаллов, управляемых одними и теми же шинами адреса и сигналами РЗ и ВК. Увеличение емкости памяти требует новой схемы, пример которой дан на фиг. 8.28. Она представляет собой ЗУ на 64 одноразрядных слова. Шины  и P3 всех кристаллов соединены между собой. Теперь разряды адреса разбиваются на три группы, соответствующие шинам строк, столбцов и ВК каждого из кристаллов (см. фиг. 8.28). Таким образом осуществляется выбор единственного разряда одного из четырех кристаллов. Добавление по одному кристаллу по горизонтали приводит к увеличению длины слова на 1 разряд, а по вертикали — к увеличению количества слов (в рассматриваемом примере до 16 слов).

Фиг. 8.28. Память емкостью 64 одноразрядных слова на основе 16-разрядных кристаллов памяти.